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[天津]天津瑞发科半导体技术有限公司
职位：ASIC Logic Verification Engineers
发布时间：2020-09-29
工作地点：天津
信息来源：河北工业大学
职位类型：全职
职位描述
10000元以上
ASIC Logic Verification Engineers
天津瑞发科半导体技术有限公司
发布时间：2020-09-29
工作地域：天津市
职位类别：工程技术人员
学历要求：硕士
招聘人数：5
专业要求：
1． Analog and Mixed signal IC custom layout design.
2. Chip/Top level floorplanning and integration (Senior layout engineer).
职位描述：
1.Familiar with verification methodology and IC design and verification flow
2.Good knowledge of Verilog/C/C /System C/SystemVerilog.
3.Fluent in UNIX script programming (Perl/ TCL/bash/csh)
4.Experienced with simulation tools
5.Extensive RTL development experience (Verilog or VHDL) is a plus.
6.Experienced in IP based verification/integration and common peripherals in SOC is a plus
7.Good communication skills and presentation skills, easy to work with.
8.Fluent in English. Able to read, write and interpret English specifications and documents accurately.
9. BS, MS or Ph.D. degree in Computer Science or Electrical Engineering
温馨须知：
1、 履历投递说明：为提高履历处理效率，目前先接受电子履历应征方式。履历投递步骤如下：
Step1：将完整电子履历文件名保存为“姓名_应征职位”。
Step2：将履历以电子邮件附件方式发送至jing.shi@。 切勿将履历直接贴于邮件正文内。
邮件主题格式为：
[2021应届][应聘职位][学校科系][学历][姓名][联系电话]。 电邮: jing.shi@