[杭州]浙江大学杭州国际科创中心集成电路学院

职位：高级芯片设计工程师
发布时间：2024-08-05
工作地点：其它
信息来源：高校人才网
职位类型：全职
职位描述
浙江大学杭州国际科创中心-集成电路学院-高级芯片设计工程师-2024年招聘计划

共计1个岗位，招 若干人

基本信息

发布时间：2024-08-05

截止日期：详见正文

学历要求：本科及以上

公告详情

工作性质：FPGA设计、芯片设计

工作岗位：工程师

招聘性质：全职

工作地点：浙大杭州国际科创中心水博园区

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岗位背景

浙大集成电路学院、浙大信息与电子工程学院与浙大科创中心诚意邀请对下一代无线通信系统芯片设计研究与开发具有极度热情的人才加入我们的团队。我们正在寻找拥有相关技能的芯片设计工程师，围绕算法IP核，开发相应的芯片微架构、系统架构以及板级解决方案。这是一个非常注重实践的岗位，并将会在下一代无线通信技术的产品化及其产业化中发挥重要作用。

同时，团队正在酝酿全新的科学公司从事成果转化。您的工作将会通过科学公司转化成商用的围绕5.5G和6G标准的IP核产品，部分工作也会参与6G推标；您也会与科学公司一起成长，产生重大的社会与经济影响力！

主要职责

?和浙大、浙大科创中心科研与开发团队合作，围绕下一代无线通信技术的算法IP 核实现芯片微架构设计、开发、验证、FPGA 实现和文档编制

?使用 SystemVerilog 开发算法IP 核的 RTL 实现

?使用 SystemVerilog和 DPI 为无线通信系统的 RTL 实现开发测试平台(testbench)

?充分发挥RTL 设计、实现和验证方面的技能，承担项目责任，主导项目开发，为项目的成功和及时交付做出贡献

?积极参与并遵守团队的工程开发流程、方法、设计技术，并提出改进建议，以提高设计和产品质量的效率和质量

岗位要求

必要项

?本科及以上学历，专业不限

?具有3年或以上数字芯片设计的工作经验

?掌握 RTL 语言（如SystemVerilog 、Verilog 、VHDL）

?掌握 STA 和 EDA 工具以及数字设计优化，以满足 ASIC 或FPGA 的时序约束要求

?掌握脚本语言（如 Bash、Perl、Python、TCL）

?具有交付ASIC 或 FPGA的数字设计系统或子系统的经验

?具有针对高吞吐量的数据或信号处理应用的时序和硬件资源优化的经验

?具有使用仿真和综合的相关 EDA 工具的经验（如 QuestaSim、Synopsys VCS 、Synopsys Verdi、Intel Quartus、Xilinx Vivado、Synopsys DC Ultra 或 NXT、Cadence Genus）

?可熟练阅读英文专业资料，编写技术文档、设计规范、用户指南、验证计划

?具有团队合作精神

?具有良好的书面、演示和口头表达能力

加分项（非必要）

?熟悉无线通信信号处理算法（如信道均衡、信道估计、信道编码、波束赋形或其他基带模块）

?具有使用 SystemC 设计建模和集成的经验

?具有Lint check的经验，和/或逻辑等价检查LEC的经验（如Formality/Conformal），和/或DFT设计的经验

?了解 Git、Perforce 等版本控制工具，掌握高级版本控制技术

?了解 AXI 接口（如AXI MM、AXI Lite 和 AXI Streaming），并了解这些接口的 RTL 实现

?了解移动通信系统

?了解电信和/或半导体行业

联系方式

投递邮箱：taihai.chen@，邮件标题注明：应聘某某岗位 本人姓名 【快捷投递：点击下方“立即投递/投递简历”，即刻进行职位报名】

联系电话：陈泰海，13760961935

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