工作内容：
1、负责芯片逻辑综合，完成RTL到门级网表转化与优化，输出后端可用网表；
2、编写与时序、低功耗相关约束文件，搭建完整时序分析环境；
3、开展静态时序分析，排查时序违例问题，推动芯片时序与PPA指标优化收敛；
4、配合DFT团队完成测试逻辑综合集成，解决时序、功耗相关问题；
5、对接前端、物理后端同事，协同定位设计问题，配合完成芯片迭代交付；
6、整理综合、时序、功耗相关设计报告与技术文档。

任职资格：
1、本科及以上学历，微电子、集成电路、电子信息等相关专业；
2、掌握数字电路基础理论，了解Verilog硬件描述语言；
3、理解时序、时钟、低功耗等基础概念，接触过DC/PT等EDA工具者优先；
4、做事细心有逻辑，具备基础问题分析能力，沟通顺畅，有团队协作意识。

注：一人一薪，具体薪资结构请以面试评估结果和签约情况为准