工作职责
1. 参与芯片系统架构讨论，负责模块级微架构的设计与定义，撰写设计文档。
2. 负责关键模块及算法的RTL实现及其仿真验证工作。
3. 使用Verilog/SystemVerilog进行数字IP的RTL设计、仿真、调试和性能评估。
4. 协同验证及后端团队，完成综合、形式验证、静态时序分析（STA）及可测性设计（DFT）等工作，确保设计质量。
5. 分析与解决设计、验证及芯片量产过程中的关键技术问题。
6. 编写和维护设计规格、仿真报告等关键技术文档。

任职资格
1. 硕士研究生及以上学历，微电子、集成电路、通信、计算机等相关专业。
2. 熟悉数字IC前端设计流程和方法学。
3. 精通Verilog/SystemVerilog，具备编写高质量、可综合RTL代码的能力。
4. 熟练使用VCS、Synopsys Design Compiler（DC）、Synopsys PrimeTime（PT）等主流EDA工具。