岗位职责：
1.验证环境搭建:使用SystemVerilog和UVM方法学,参与构建模块级、子系统级或芯片级的可重用验证平台。
2.测试用例开发:根据设计规格和架构要求,编写并执行全面的定向测试和随机约束测试。
3.功能覆盖率分析:定义并收集功能覆盖率,分析覆盖漏洞,并据此改进验证计划,以实现验证收敛。
4.问题调试与定位:使用仿真调试工具(Cadence, Synopsys，或者Mentor)对测试失败进行深入分析,定位问题根源,并与设计工程师协作推动问题解决。
5.验证流程支持:参与并支持从验证计划制定到硅前验证签核的完整流程。

任职要求:
1.硕士学历,微电子等相关专业。
2.扎实的数字电路基础,深入理解计算机组成原理和数字逻辑。
3.熟悉Verilog/SystemVerilog语言,并对其面向对象编程特性有基本了解。
4.了解UVM,有使用UVM搭建验证环境或完成相关项目的经验
5.拥有出色的逻辑分析能力和问题解决能力。具备强烈的责任心及团队合作精神。